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Tire duas dúvidas com o especialista no assunto Dr. Daphnis Citti de Lauro

플립플롭 예제

플립 플롭(FF)은 시계 신호의 특정 유형의 엣지(상승 또는 하강)가 감지될 때 디지털 정보, 즉 단일 비트를 저장하는 전자 회로입니다. FF의 핀은 3부분으로 나뉩니다: 플립플롭은 단순(투명 또는 비동기) 또는 클럭(동기)일 수 있습니다. 하드웨어 설명 언어의 컨텍스트에서 간단한 언어는 일반적으로 래치로 설명되며[1] 클럭된 언어는 플립플롭으로 설명됩니다. [2] 최초의 전자 플립 플롭은 1919 년에 발명되었다. 플립 플롭의 네 가지 유형은 클럭 순차 시스템에 사용되는 일반적인 : 그들은 T 플립 플롭, S-R 플립 플롭, J-K 플립 플롭, 그리고 D 플립 플롭이라고합니다. 플립 플롭은 SR(“설정 재설정”), D(“데이터” 또는 “지연”[13]), T(“토글”) 및 JK와 같은 일반적인 유형으로 나눌 수 있습니다. 특정 유형의 동작은 “다음”(즉, 다음 클럭 펄스 후) 출력, 입력 신호(들) 및/또는 전류 출력의 관점에서 Qnext, Q {displaystyle Q}를 도출하는 특성 방정식이라고 불리는 것에 의해 설명될 수 있다. 그림 2에서 네거티브 에지 트리거 J-K 플립 플롭 4개는 캐스케이드 모드(한 플립플롭의 출력 Q가 다음 플립플롭의 입력 CLOCK에 연결됨)에 연결되어 바이너리 카운터를 형성합니다. 각 플립 플롭의 입력 J와 K는 항상 1, 진실 테이블에 따르면, 플립 플롭은 시계의 L 전환에 각 H에 따라 상태를 변경합니다. 일반적으로 전파 지연은 우리가 살기만 하면 되는 논리 게이트의 바람직하지 않은 특성으로 간주됩니다. 다른 시간, 그것은 유용, 심지어 필요한, 특성.

예를 들어이 회로를 가져 가라 : D 플립 플롭은 가장 일반적으로 사용되는 플립 플롭 중 하나입니다. 포지티브 에지 트리거 D 플립 플롭의 경우, 출력 Q는 CLOCK의 모든 L에서 H 로의 전환에서만 입력 D를 따릅니다. 그림 1은 양수 에지 트리거 D 플립 플롭의 타이밍 다이어그램을 보여주고 표 1은 진실 표입니다. 플립 플롭은 적어도 두 가지 방법으로 일반화 될 수 있습니다 : 그들을 대신 1의 N을 만들고, 두 개 이상의 상태로 논리에 적응하여. 1-3 인코딩 또는 다중 값 삼차 논리의 특수한 경우, 이러한 요소를 플립 플랩 플롭이라고 할 수 있습니다. [30] J-K 플립 플롭은 가장 일반적으로 사용되는 플립 플롭 중 하나입니다. 표 1은 음극-에지 트리거 J-K 플립플롭의 진실-테이블입니다. D 플립 플롭은 지금까지 플립 플롭의 가장 일반적인 유형이며 일부 장치 (예를 들어 일부 FPGA)는 D 플립 플롭에서 완전히 만들어집니다. 또한 시프트 레지스터 및 입력 동기화에도 일반적으로 사용됩니다. 입력이 시계와 동기화되면(위의 예제에서 FF2와 같이) 언제 변경될 수 있는지 알고 있으며 적절한 디자인은 메타안정성이 발생하지 않는다는 것을 보장할 수 있습니다.

그러나 클럭 신호와 관련이 없는 입력을 캡처하는 플립플롭이 있는 것이 일반적이며 클럭과 입력의 가장자리가 임의로 함께 닫을 수 있습니다. 따라서 이러한 경우 메타안정성 문제를 완전히 피할 수 있는 방법은 없습니다. 일반적인 해결책은 동일한 클럭으로 동기화된 두 개 이상의 플립플롭을 체인하는 것입니다.